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　　中信建投证券策划 文|孙芳芳 赵子鹏 梁艺

　　对照各人封装工艺的发展旅途，大陆的封装工艺目下正处于CoWoS时间渗入率快速进步的阶段。由于大陆的晶圆代工场暂未进行RDL等中段工艺量产，而OSAT厂商在2.5D/3D/CoWoS域均有所布局。咱们合计，未必当先冲突量产且完成产能扩张的OSAT厂商有望形成先发势，卡位占据较的行业份额。但奉陪产业发展趋势演进，咱们合计类比台积电，大陆的晶圆代工场在封装域的挫折通常不成忽视，Foundry在前谈时间和开导产能的势未必有助于其在封装时间迭代中已矣追逐致使反。

　　封装当作后摩尔时间进步芯片能的挫折妙技，是封测产业发展的主驱力和中枢增量，各人封装规模由2019年的252.9亿好意思元增长至2024年的407.6亿好意思元，斟酌2029年达到674.4亿好意思元，2024—2029年CAGR为10.6，明于传统封装。大陆封装市集通常保抓较快增长，规模由2024年的513.5亿元增至2029年的1，005.9亿元，CAGR约14.4，市集占比抓续进步。其中2.5D/3D增长为隆起，各人规模斟酌由2024年的81.8亿好意思元增至2029年的258.2亿好意思元，CAGR达25.8。

　　封装的驱能源已由智能末端冉冉切换至AI、HPC等算力应用。跟着芯片算力进步，I/O数目由几十上百个快速增长至千千万万个，传统封装难以得志密度互联需求，动封装向Chiplet、2.5D/3D异构集成演进；同期，HBM由平面向层数3D堆叠发展，跨越进步封装工艺需求。光互联面，COUPE动光电转化圭臬向封装层下千里，形成算力、存储与光互联协同驱动的增长情势，封装在芯片能进步中的挫折抓续提。

　　现时已形成以CoWoS为基础、CoWoP、CoPoS、SoIC、EMIB等多时间门道并行演进的情势。CoWoS已进入量产并普通用于AI芯片、HPC及HBM；CoWoP通过PCB替代传统载板抑制成本，CoPoS通过大尺寸Panel进步单元产出，SoIC则通过小键合间距跨越提互连密度、抑制延迟和功耗；与此同期，HBM抓续向层数堆叠发展，COUPE动硅光与封装交融。在需求端快速增长下，封装供给抓续垂死。

　　、封装产业：封装驱动产业链价值重估

　　半体制造产业，涵盖芯片遐想、晶圆制造、封装测试三大圭臬，其中封装测试主要包括封装、测试两个圭臬，是集成电路进入末端系统前的后谈工序。封装是指通过切割、焊线、塑封等工艺，为晶圆提供物理保护，并使其与外部器件已矣电气相连；测试是指在晶圆封装后，期骗集成电路测试用开导和器具，对其和能进行测试。

　　多元化需求驱动下，封测产业幽静扩容。凭证盛合晶微招股说明书数据，各人集成电路封测行业的市集规模从2019年的554.6亿好意思元以12.8的CAGR增长至2024年的1，014.7亿好意思元；斟酌将以5.9的CAGR增长至2029年的1，349.0亿好意思元。封测产业的发展面是配套着各人晶圆制造产能的抓续推广而扩容；另面需求端AI+HPC+XR+消费电子的并行发展也为封测产业发展提供了多元化的能源。

　　封装当作后摩尔时间进步芯片能的挫折妙技，是封测产业发展的主驱力。截止2024年，各人封装和传统封装规模呈现约4：6的比例，但主要的需求增长王人荟萃在封装域（消电-FC/WLP、AI+HPC-CoWoS），因此封装的市集扩容速率料将著快于传统封装，且在价值量芯片域冉冉形成需求挤出。斟酌从2024年到2029年，各人封装市集将保抓10.6的CAGR，远于传统封装市集2.1的CAGR，在增速驱动下，到2029年各人封装占封测市集的比重将达到50.0。

　　大陆的封测产业增速和各人增速基本抓平，且将通常呈现封装增长>>传统封装的趋势。受益于产业策略驱动下晶圆代工行业的隆盛发展，尽管封测属于国内晶圆制造三大圭臬中相对布局早、产业为教诲且各人份额的个，依托于中低端需求驱动的量增，大陆的封测产业通常未必已矣明增长——大陆封测产业市集规模从2019年的2，349.8亿元以7.2的CAGR增长至2024年的3，319.0亿元。但相对低的增速也败露了端封装需求举座不足的问题，从业务结构看，大陆封测市集举座主要以传统封装为主，2024年大陆的封装占封测市集的比重惟有约15.5。

　　预测改日，伴跟着各人半体产业中心向国内转移和大陆在芯片遐想和晶圆代工圭臬的不断冲突，大陆的封测产业增速将以和各人市集基本抓平的增速增长——斟酌大陆的封测产业市集规模将以5.8的CAGR在2029年达到4，389.8亿元。同期，跟着下流应用对封装需求的增长，头部OSAT厂商在封装域的抓续干与有望完成从时间到量产的飘零；同期在地缘政和各人供给偏紧的态势下，大陆的封装产业将快速增长。斟酌2024年至2029年，大陆封装市集将保抓14.4的CAGR，于传统封装市集3.8的CAGR，2029年大陆封装占封测市集的比重将达到22.9。

　　1.1 传统封装：主要用于得志长尾部需求，I/O密度难以匹配算力时间需求

　　传统封装存在引脚数目限制和线损等系列问题，难以匹配算力时间下的普遍数据、传输速率、减少功耗的传输需求。自集成电路产业出现以来，芯片集成度的提遥远依托于前段晶圆制造时间的跨越来已矣，封装时间自上世纪70年代出现开动抓续处于配套产业的定位。

　　初的DIP等传统封装主要用于处罚“保护芯片”和“连通电路”这两个中枢问题，早期芯片不存在体积和集成度的需求，因此封装主要将芯片通过引线键合相连到支架，引脚穿过PCB板的通孔进行焊合，I/O引脚数目多惟有100个，且单Pitch普通在100μm以上。到了上世纪90年代，跟着个东谈主转移末端的爆发，芯片存在体积限制，因此QFP/SOP等封装引入贴装时间，将I/O引脚从底部移到了四周，引脚数目不错达到千个量。

　　而跟着制程演进到90-65nm节点，芯片引脚数目达到上限，BGA/CSP等封装时间应时而生，通过Bump来已矣提I/O密度和裁减旅途长度（信号延迟）的果，并后续迭代出FC/WLP等封装时间。举座来看，传统封装在芯片总成本中占比普通不足10，在普通消费电子芯片中约7-8。

　　尽管教诲制程的芯片单价举座较低，但封装提供的示寂保护仍然是不成或缺的环，因此应用于廉价值量芯片的传统封装市集仍将遥远存在；但这部分市集竞争相对热烈且客户价钱明锐度，因此头部厂商也很难进行扩产，行业举座处于存量竞争下的动态均衡情状。

　　在封装需求爆发前，封装行业的“配套”定位决定了其相较晶圆制造圭臬举座的时间壁垒低、价值量少，因而未必在各人化时间早地完成向大陆的产业链的转移。关于半体产业而言，封测当作配套产业的定位也通常存在着势和机遇，伴跟着集成电路产业的时间跨越和资源要素的各人竖立，封装测试圭臬的产能较早地就从泰西地区转至台湾地区、大陆乃至新加坡、马来西亚等新兴市集面区，以至于从2010s开动各人封测产业就已形成了台湾、大陆、好意思国三足鼎峙的面目。

　　大陆已有完备的封装产业布局，供需上游三端看现存厂商具备向封装时间冲突和后果飘零的基础。凭证Gartner的统计，2024年各人前十大OSAT厂商中，前三大企业的市集份额系数占比约为50；其中大陆的大OSAT厂商长电科技以11.3的市占率位居各人三，具备较强的各人竞争力。依托于地舆位置和反应速率等势，大陆在2024年的前十大OSAT厂商中占据了4席，系数市占率达到24.5，且均已已矣10亿元傍边的融会年盈利。跟着规模应现，封测产业链上游如材料（EMC/合金/散热/电磁屏蔽）和开导（键合/点胶/测试/分选/划片/探针台等）也得以快速发展，为向封装迭代提供了产业链基础。

　　1.2 封装：算力用功于智能末端，驱动行业抓续扩容

　　封装有提了I/O密度，匹配制程的晶体管密度。伴跟着芯片运算能进步后，为得志数据传输带宽的条目，单颗芯片的信号输入/输出接点（I/O接点）数目由此前的几十个、上百个快速增长到千千万万个，相临接点的间距则裁减至 100μm 致使小，传统的毫米引线键合封装法得志密度互联的需求，驱使业界接管晶圆工艺制备凸块（Bump）和重布线（RDL）以已矣μm的垂直和水平互联。跟着制程对单颗SoC die在面积、功耗上的全位料理，封装行业转向系统集成和亚μm时间，eWLB、TCB、TSV等时间的不竭出现使得2.5D/3D封装成为了可能。

　　在算力需求爆发前，以手机为代表的智能末端袖珍化集成化需求是驱动封装时间发展的中枢能源。伴跟着智高手机发展，转移末端的单机芯片数目和芯片能条目均有著进步，倒逼封装时间向袖珍化、集成化、能向发展。在这流程中，倒装（FC）、晶圆封装（WLP）等时间适合趋势接踵出现并快速落地量产。

　　算力需求接棒智能末端，成为驱动封装产业发展和产业价值量进步的新能源。频年来，东谈主工智能的爆发式发展产生了对芯片算力的普遍需求，尤其是多模态大模子检修所需的算力每3-4个月便增多倍，远摩尔定律下芯片运算能每18个月到24个月提倍的速率，因此除了晶圆制造制程的发展，算力芯片亟需立异时间妙技来已矣加速速、具抓续的能进步。FC和WLP主要服务于单颗芯片的封装需求，在已矣多芯片、大尺寸系统集成面才能有限

　　封装圭臬随之出现了著的时间跨越和立异变革，以三维芯片集成（2.5D/3D）为代表的芯粒多芯片集成不错冲突单芯片1倍光罩的尺寸限制，已矣2、3倍光罩致使大尺寸范围内，数百亿致使上千亿个晶体管的异构集成。依靠密度、细线宽，已矣大尺寸范围的异构集成时间，被合计是集成电路平面工艺、铜互联、FinFET 鳍式晶体管结构后，微电子行业正在阅历的四波要紧时间波涛。

　　按照封装工艺对市集规模跨越拆分来看：

　　倒装（FC）：芯片有的I/O密度、良的热传，未必得志散热与体积条目，因而充分受益于转移末端的发展迭代，是市集规模大的封装时间。2019~2024年，各人FC市集规模由187.5亿好意思元以7.5的CAGR增长至269.7亿好意思元，斟酌将以4.8的CAGR增长至2029年的340.7亿好意思元。封装产业增长动能切换，AI、云计较、智能驾驶等HPC需求对大尺寸、能的芯片存在需求，需要使用FCBGA等封装，因而FC封装市集规模仍将增长，但FC难以处罚算力芯片的堆叠翘曲、线损等问题，因而增速较转移末端驱动的时间略有下行。

　　晶圆封装（WLCSP）：WLCSP不错已矣与裸芯片尺寸控制的小封装体积，其中扇出晶圆封装（FOWLP）不错已矣I/O密度芯片的低成本封装，契合转移末端对袖珍化、能、低成本的需求，因此WLCSP的市集需求抓续增长，各人市集规模由2019年的40.5亿好意思元以6.7的CAGR增长至2024年的56.1亿好意思元。但与FC访佛，WLP封装的成本势和尺寸势天然明，但法缩减芯片间的线损，关于算力芯片大数据量速传输提供的角落增量有限，因而通常所以低于前期的增速增长。斟酌各人WLP的市集规模将在2029年达到75.5亿好意思元，2024年至2029年CAGR为6.1。

　　芯粒多芯片集成封装（2.5D/3D）：2.5D/3D封装是当下驱动封装行业增长的中枢，前期奉陪HPC需求的快速扩张，各人2.5D/3D封装的市集规模仍是由2019年的24.9亿好意思元增长至2024年的81.8亿好意思元，复合增长率为26.9，增速在多样封装时间中处于先地位。改日，2.5D/3D封装的市集规模仍将保抓速增长的态势，斟酌将在2029年达到258.2亿好意思元，2024年至2029年复合增长率为25.8。

　　相较各人市集，大陆封装市集起步较晚，频年来时间和产能快速追逐。从封装工艺看，与各人市集换取，FC是大陆市集规模大的封装时间，2.5D/3D是增长快的封装时间；从变动趋势看，大陆封装市集规模的增长态势与各人市集相似。

　　从需求端看，面大陆领有各人大且增速快的芯片消费市集，另面，在境外供应受限的情况下，大陆需要通过芯粒多芯片集成封装时间案抓续发展算力芯片，因此，大陆封装市集规模的扩容速率将举座于各人封装市集的平均增速，尤其是2.5D/3D封装等前沿封装时间的市集规模将呈现速增长的态势。

　　1.3 行业发展趋势：封装冲突能瓶颈，有望带来产业链价值重估

　　2025年，各人半体封测市集在AI+HPC需求保抓刚烈、消费电子与汽车电子温煦复苏的共同动下，呈现结构增长，市集规模创历史新，封装占比抓续进步。奉陪摩尔定律冉冉靠拢限，通过2.5D/3D封装时间抓续进步算力芯片的能仍是成为行业共鸣，Nvidia的GPU从Blackwell到Feynman将冉冉入CoWoS-S、CoWoS-L，改日有望链接向CoWoP、CoPoS等向演进；Google/Broadcom、Meta、Tesla的AI芯片也均入使用了2.5D/3D 的封装案，改日在算力能提上，制程和封装时间共同发展的趋势明确。

　　关于大陆市集来说，由于晶圆制造圭臬的时间迭代濒临地缘政等多挫折素的限制，期骗封装时间提算力芯片能成为在自主集成电路工艺下加速追逐能的关键。目下国内多算力芯片遐想企业也均发布有使用关系时间案的产物，跨越加速大陆的封装产业链发展。

　　从价值量来看，封装的价值量可达到传统封装的数十倍致使数百倍，带动产业链迎来价值量重估。伴跟着半体制造产业的驱能源由转移末端切换为HPC，封测行业的结构转型，跨越带动了封装行业价值量的进步。目下Nvidia的算力芯片成本结构中，CoWoS及配套测试圭臬的系数价值量仍是接近制程芯片制造圭臬。凭证盛合晶微招股说明书中征引的Yole《Status of the Advanced Packaging Industry 2025》讲解中的数据，2022年、2023年、2024年，基于硅转接板的2.5D产物的单颗封测成本约为207.5好意思元/颗、207.5好意思元/颗、206.3好意思元/颗；基于硅转接板的2.5D产物中单片晶圆对应的晶粒颗数普通在25~40颗，按照上述价钱折算，则基于硅转接板的2.5D产物对应的单片晶圆封测价钱为5，150好意思元~8，300好意思元，按照2024年度平均汇率折算，封测价钱约为东谈主民币36，677元/片~59，110元/片。

　　二、各人封装预测：算存光共驱，封装材料时间并举发展

　　伴跟着摩尔定律靠拢限，芯片制程微缩的角落收益在冉冉递减，等2nm（N2/SF2/18A）可能成为各人晶圆制造行业的个遥远节点。为了在晶体管密度有限进步的布景下跨越提总能，以CoWoS为代表的封装成为关键破局点。

　　2.1 CoWoS-S/R/L：泛算力封装的基础案 德州铁皮保温厂家

　　CoWoS为HPC和AI计较域普通使用的封装时间。CoWoS是台积电出的 2.5D封装时间，施行上是将多个芯片（如逻辑芯片+HBM）遗弃在块硅中介层（interposer）上，再封装在基板上，2012年先应用于赛灵念念的FPGA上。后续Nvidia、AMD、Google等厂商的AI芯片均接管了CoWoS案进行封装，举例B300、TPU v7等。如今CoWoS已成为HPC和AI计较域的主流封装时间，大多数使用HBM的能芯片，包括大部分的AI检修芯片王人应用CoWoS工艺进行了封装。

　　AI抓续景气带动CoWoS需求不断进步，同期繁衍出三种时间门道。自从2024Q4以来，各人云厂商的CapEx不断上修，带动AI服务器的需求不断增长，台积电CoWoS封装产能冉冉从紧均衡过渡到紧缺情状。同期，芯片遐想迭代驱动CoWoS时间自身向着生动和具经济的向发展，从而在单层硅的CoWoS-S案基础上蔓延出CoWoS-L和CoWoS-R两条时间旅途——CoWoS-L使用局部硅互连芯片和全局重散播层，均衡生动与成本，是现时主流的封装案；CoWoS-R将硅中介层替换为有机中介层，使用RDL（重布线层）来相连小芯片之间，救援弹封装遐想，妥贴对成本较为明锐的AI ASIC、网通开导或边缘AI。

　　从末端需求来看，CoWoS-L仍然将在中短期内占据主地位。Nvidia的Blackwell架构消除了单片Die遐想，B200施行上是通过10 TB/s NV-HBI互连的两个Reticle限尺寸的GPU Die，良率度依赖台积电的CoWoS-L封装时间。凭证TrendForce报谈，Nvidia筹备于2027年出的下代GPU Rubin Ultra将链接接管TSMC N3P工艺，接管芯粒遐想并使用CoWoS-L进行封装；基于制造率和大规模出产可行的筹商，现时Rubin Ultra的遐想仍然趋向于双芯片共封装架构，不接管四芯片共封装遐想。主要原因是四芯片的封装将把尺寸扩大到约莫7.5-8倍的光罩限，良率和封装成本存在不详情。

　　2.2 泛算力驱动：以CoWoS为基，CoWoP/CoPoS/SoIC/EMIB多旅途发展

　　在替代摩尔定律、提芯片单元面积能的核神思划下，封装时间沿着传输率、散热、抑制成本的向抓续发展迭代。在CoWoS的三种时间案的基础上，为了跨越压缩成本或提集成度，台积电蓄意了CoWoP和CoPoS等时间门道，其中CoWoP使用PCB类载板取代传统ABF/BT载板，已矣体化和压缩成本，CoPoS使用面板替代硅中介层。

　　2.2.1 CoWoP：PCB取代载板，兼具成本和体化势

　　CoWoP（Chip on Wafer on PCB）：将Chip通过微凸点倒装到硅中介层上，完成芯片与硅基板的密度互连，之后将系数这个词芯片在硅基板组件用PCB的类载板（mSAP）制程平直焊合在PCB主基板，不祥掉CoWoS的封装基板（ABF/BT载板）工序。在由PCB承担电相连的同期，通过HDI或MSAP/SAP等工艺在板上形成细致的重散播层（RDL），保证信号好意思满与功率分派。

　　与CoWoS比较，CoWoP具备体化与成本势。CoWoP已矣了封装基板与PCB的体化，具备薄、轻、带宽的模块遐想，同期充分期骗大尺寸PCB产线的产能与教诲工艺，用教诲的大面板PCB替代了成本相对的ABF/BT载板。这时间面抑制了材料与制变成本，另面裁减了举座委派周期。同期，通过PCB上平直集成芯片、硅中介层和多层HDI/MSAP重散播层来减少封装层，已矣薄轻的板卡体化遐想，并在同块板上完成多至10余层、30μm线宽/线距的速互连，兼具带宽、低延迟与遐想生动。

　　2.2.2 PLP/CoPoS：化圆为，期骗大尺寸Panel处罚单片产出痛点

　　CoPoS（Chip on Panel on Substrate）：结合CoWoS与FOPLP（Fan-Out Panel Level Packaging）的时间，在CoWoS基础上，用形的面板RDL层（310mm*310mm—→510mm*510mm或600mm*600mm）取代原来的圆形硅中介层，用互联密度当作代价置换了大的面板面积。与CoWoS比较，CoPoS时间落地的主要势是Panel和Die同为形下单元产出大幅进步，凭证估算，在切换形Panel后，单单方面板产量能达到传统晶圆的5-6倍，未必大幅缓解CoWoS在量产时际遇的产能等问题，同期著抑制了单颗中介层成本。从下流应用来看，CoPoS时间将主要接替CoWoS时间，用于各人端算力芯片的封装上。

　　往出息预测，CoPoS重复TGV时间渗入下玻璃中介层对硅中介层的替换，有望跨越在化成本的同期已矣少的信号损耗和融会的频传输。相较于传统有机基板，玻璃基板在射频能、热扩展系数的可控、机械强度和原材料成本等域王人具备明势；且有机基板正在靠拢物理限，玻璃基板未必延续封装尺寸和封装密度的进步趋势，保管算力芯片等芯片的集成度需求。

　　扇露面板封装FOPLP（Fan-Out Panel-Level Packaging）：访佛CoWoS-CoPoS的变化，FOPLP是在FOWLP的基础上使用型面板层替代传统晶圆，在将多个芯片和源元件集成在个封装内不变的基础上，期骗再行布线层（RDL）工艺将芯片散播在大面板上进行互连。与CoPoS的势访佛，FOPLP不仅跨越提了集成度，还能有减少边缘浮滥，铁皮保温大幅栈单片产出，已矣了成本压降和出产率进步。从下流来看，FOPLP与WLP访佛，有望主要在端侧AI芯片/端侧SoC和中端ASIC的封装中大规模应用。

　　从营业化角度看，CoPoS/FOPLP想要落地仍需冲突面板翘曲、密度互连良率等枷锁。具体来看，大尺寸面板因为面积在热处理和冷却流程中易产生翘曲变形，致芯片贴装平整度下落，影响掩膜拼接与互连瞄准精度，在端情形下可能激勉芯片规模裂纹或失；同期由于要进行多层RDL，在尺寸过大时易因热应力引起图形偏移。

　　2.2.3 前段SoIC：引入异质集成工艺，跨越提互连密度、减少延迟能耗

　　SoIC （System on Integrated Chips）封装工艺的施行是进异质Chiplet集成，从而减轻体积并进步能。SoIC期骗羼杂键合工艺已矣金属-金属和电介质-电介质的平直相连，形成密度的垂直堆叠，未必已矣能、低功耗，并大规矩地抑制电阻、电感和电容（RLC）。

　　SoIC时间将同质和异质芯粒整合到单个类SoC器件中。凭借小的占位面积和薄的抽象，该芯片可缝集成到CoWoS和InFO等封装平台中。相较于传统Bumping，SoIC的键合间距（Bond Pitch）可缩减至Sub-10μm 致使小，互连密度比传统微凸点提数千倍；同期由于莫得凸点，信号旅途短，寄生电容和电阻大幅抑制，电力传输率。与当下主流的2.5D封装案比较，SoIC提供了的带宽和好的能。

　　从需求端看，SoIC不错和CoWoS/InFO等案跨越重复集成，用于2nm及以下制程xPU和SoC芯片的封装；奉陪远期时间迭代，SoIC也将搭配CoPoS案，跨越提封装能。目下，苹果的M5 Pro和M5 Max仍是接管了台积电的SoIC-MH 2.5D封装，AMD仍是筹备鄙人代芯片中接管SoIC+CoWoS结构；除了 苹果和AMD 以外，NVIDIA 和博通也在筹商引入SoIC案进行封装。其中Nvidia接管Feynman架构将符号着个关键迂曲点，SoIC的使用量将著飞腾。SoIC期骗铜对铜羼杂键合（copper-to-copper hybrid bonding）时间垂直堆叠多颗芯片，已矣短的互连距离和低的功耗。

　　2.2.4 EMIB/Foveros：Bridge替代Interposer，提生动、抑制出产成本

　　EMIB（Embedded Multi-die Interconnect Bridge，镶嵌式多芯片互连桥）是英特尔出的2.5D封装时间，其中枢立异在于使用袖珍硅桥（Bridge）镶嵌有机基板，已矣芯片间密度互连，而需使用大面积硅中介层。自2017年出于今，EMIB已进入大规模量产阶段，普通应用于服务器、网罗与HPC域。

　　历经三代迭代，目下EMIB 3.0仍是进入量产阶段，用于Clearwater Forest和Panther Lake等产物的封装，且已量产应用至Intel自的服务器CPU平台Sapphire Rapids和Granite Rapids等。凭证新门道图，Intel将于2026年年内发布EMIB 4.0，用于代号为Folsom Peak的GPU/AI加速器。时间规格面，EMIB 4.0的Bump pitch减轻至3μm，较上代著进步互连密度，从而抑制功耗并提带宽。此外，为得志功耗芯片对供电的严苛条目，英特尔跨越冷漠了EMIB-M、EMIB-T、EMIB-3.5D等案：

　　EMIB-M：在硅桥内整合MIM电容，提电源好意思满；

　　EMIB-T：引入TSV已矣低噪声垂直供电，便于末端客户从CoWoS等访佛封装时间转移到EMIB时间；

　　EMIB 3.5D：将EMIB与Foveros 2.5D/Foveros Direct 3D结合，在垂直堆叠Chiplet同期用硅桥完成水平互连，形成“3D+2.5D”的羼杂架构。（Foveros是Intel的堆栈处罚案，之前主要用于端侧的多芯粒封装。）

　　相较于CoWoS，EMIB主要势体当今结构简化、翘曲适度、冲突光罩尺寸上：

　　（1）EMIB放胆激昂且大面积的硅中介层，平直将芯片使用内嵌在载板的硅桥（Si Bridge）式进行互连，简化举座结构，联系于CoWoS良率。同期，去掉硅中介层也使得EMIB案的成本势加著。

　　（2）EMIB的热扩展问题相对不解。因为EMIB只在芯片边缘嵌硅桥，举座硅比例低，因此硅与基板的构兵区域少，致热扩展系数不匹配的问题较小，较拒绝易因封装翘曲抑制良率。

　　（3）EMIB在封装尺寸也较具势，相较于CoWoS-S仅能达到3.3倍光罩尺寸、CoWoS-L目下发展至3.5倍，斟酌在2027年达9倍；EMIB-M已可提供6倍光罩尺寸，并斟酌2026到2027年可跨越达到8倍至12倍光罩尺寸。

　　尽管英特尔EMIB带来了新的处罚案，相对行业主流案加节能，然而，从营业化的角度看，EMIB受限于硅桥体积和可布线密度，致互连带宽略低、信号传输距离略长进而致延迟相对稍的问题也客不雅存在，致比较于未必占普遍产能龙头厂商，处于相对后发地位的算力ASIC厂商评估入加积。

　　特地是从2025年于今台积电的CoWoS产能遥远处于供给垂死情状下，包括Google、Meta在内的北好意思CSP厂商均开动与Intel商榷EMIB处罚案当作替代案或补充案；凭证TrendForce报谈，Google筹备于2027年TPUv9入EMIB试用。

　　2.2 存储驱动：从2D到3D，堆叠时间快速发展

　　2.2.1 HBM/DRAM：z轴堆叠难度进步，倒逼封装的z轴时间发展

　　HBM通过3D堆叠进步内存能，AI芯片普通接管。跟着数据的爆炸式增长，内存墙关于计较速率的影响发现。为了减小内存墙的影响，进步内存带宽直是存储芯片聚焦的关键问题。如同闪存从2D NAND向3D NAND发展样，DRAM也正在从2D向3D时间发展，HBM为主要代表产物。与2D结构的传统DRAM不同，HBM是3D结构，使用TSV时间将数个DRAM裸片堆叠起来，形缔造体结构，并与GPU/ASIC集成于同封装内。与传统内存比较，HBM的存储密度大、带宽，基本成为数据中心AI芯片的标配。

　　HBM的出产和迭代对封装时间抓续带来挑战。跟着HBM的堆叠层数从8/12层快速向16-20层演进，制造难度和良率适度难度将指数飞腾，主要体当今贴片精度条目进步、bump间距减轻和Z轴度适度上。在得志JEDEC封装度限制的前提下，单片DRAM的厚度须要减薄至30μm以下；若是沿用传统的倒装回流焊（FC-MR）工艺，在加热时会引起芯片翘曲和桥接断路。基于此，未必精准键合且适度翘曲的热压键合（TCB）工艺成为HBM的主流工艺，且向着羼杂键合工艺（Hybrid Bonding）向跨越发展。

　　同期，HBM也在向与逻辑芯片度协同的向演进。HBM4的Base die将接管逻辑工艺制造，并可集成定制化逻辑电路，使HBM从通用组件演变为半定制组件，这就条目了在进行封装时具备强的异构集成才能，并提供带宽、低延迟的互连通谈。

　　往远期时间预测，由于单个HBM上包含满坑满谷的TSV用于已矣短的数据旅途和速传输，但该结构也会致热量在堆叠中心连合，存在跨越化空间。三星和Intel基于z轴结构，各自冷漠了处罚案，但相应提了对封装的条目：

　　三星在2026年韩国SEMICON展会前次公开走漏了其继HBM4之后的下代架构“zHBM”的珍贵规格：与现时HBM比肩置于GPU旁的遐想不同，zHBM将演进为3D化的结构，也即是平直将HBM堆叠在GPU之上，跨越大幅进步I/O端口数目，从而已矣紧密的集成、的能和低的能耗；为此需要引入多晶圆对晶圆（Multi-wafer-to-wafer）键合时间。

　　Intel则是引入了基于斜向互连（diagonal interconnect）的ZAM架构。与HBM不同，ZAM不需要垂直TSV，而是布设基于Die对Die的对角线铜相连旅途。引入斜向铜旅途后ZAM未必著热传并进步能，且不至于像TSV会随堆叠层数增多激勉机械应力增多和热量连合。

　　2.2.2 HBF/NAND：垂直堆叠是行业中枢时间，HBF有望拓展发展空间

　　和DRAM不同，垂直向的3D堆叠自己即是NAND发展的中枢时间，层数从200+向300+乃至400+的向发展迭代是既定筹备。在此基础上，三星和SK海力士接踵出了类比HBM的带宽闪存（High Bandwidth Flash， HBF）时间意见。

　　相较于HBM，HBF虽然速率慢，但表面容量不错达到HBM的10倍，同期HBF救援限次读取，仅存在约10万次的写入次数限制，加妥贴取代HBM在理域的数据存储工作。HBF旨在填补HBM与SSD之间的普遍空缺，以接近HBM的带宽和成本水平，提供其8至16倍的大容量。SK海力士的仿真测试标明，在H3羼杂架构中引入HBF后，原来需要32颗GPU才能完成的工作负载，仅需2颗GPU即可已矣，能比进步达2.69倍。HBF的出现，不仅有望破解理阶段的存储瓶颈，可能从根底上更正AI算力集群的经济模子，成为衔尾HBM与SSD的新代中枢存储案。

　　HBF处罚了HBM在数据存储端容量低、成本的痛点。HBM虽能提供致的带宽和纳秒走访延迟，但其容量有限（单堆栈普通为16-64GB），且成本昂，难以线扩展。与此同期，传统SSD虽然容量大、成本低，但带宽严重不足（如NVMe PCIe 4.0 SSD仅约7GB/s），法得志大模子理时对海量权重数据和键值缓存（KV Cache）的速读取需求。现时GPU在理流程中先从HBM中检索变量数据，进行处理后再生成输出终结，但跟着AI模子变得加复杂，KV缓存的需求会抓续对HBM和GPU/ASIC变成压力，可能会限制举座计较率。通过部署HBF当作罕见的容量存储层来经受KV缓存，不错开释GPU和HBM的存储包袱，使其注于速处理和生成新的输出。

　　HBF通过封装立异、3D堆叠和散播式适度，在容量、带宽和成本三个维度上已矣了特的再均衡，成为AI理场景的逸想存储载体。HBF是种基于3D NAND闪存的带宽堆叠存储时间，其遐想理念鉴戒了HBM的垂直堆叠架构，但将存储介质从易失的DRAM替换为非易失的NAND闪存。在物理结构上，HBF通过硅通孔（TSV）或CMOS平直键合阵列（CBA）工艺，将多层能NAND闪存芯片垂直堆叠起来，并通过逻辑芯片与中介层相连至GPU或处理器，形成密集互连的存储结构。单堆叠可达16层die，代产物即可已矣512GB的容量和1.6TB/s的读取带宽——这带宽水平已接近HBM3e的能，而容量则是同等物理空间下HBM的8至16倍。与传统SSD依赖单适度器串行鼎新不同，HBF接管散播式适度结构，每组NAND die可立并行走访，结合化的适度器算法，将NAND固有延迟从毫秒压缩至约5微秒，匹配AI理场景对带宽读的需求。由于基于NAND闪存，HBF具备非易失特，需像HBM那样抓续刷新供电，静态功耗仅为HBM的64至80。天然，HBF也存在先天短板：NAND的写入经久有限（约10万次擦写），走访延迟（微秒）远于DRAM的纳秒，因此业界主流遐想念念路是将HBF用于只读数据或低频写入的键值缓存，而将通常读写的动态数据留在HBM中。和HBM访佛，跟着堆叠层数进步和HBF发展，封装度存在上限且引脚/Bumping体积受限、发烧和翘曲问题王人会发严重，倒逼封装时间发展。

　　2.3 光学驱动：在SoIC基础上已矣硅光集成，COUPE-CoWoS共同演进

　　COUPE（Compact Universal Photonic Engine，紧凑型通用光引擎）是TSMC基于SoIC时间开发的硅光集成平台，中枢是通过凸点、密度、低热的晶圆键合已矣接管N7及制程出产的电子集成电路（EIC）与65/55/40nm等教诲制程出产的光子集成电路（PIC）的异构集成。

　　从结构来看，COUPE平台具备三个特色，是集成了硅透镜与遐想在光栅耦合器下的金属反射镜，已矣了对光信号耦合率的化和减少光信号损耗；二是在光旅途中遐想 ARC层减少光反射损耗，确保光学能融会；三是EIC和PIC晶圆通过SoIC堆叠将键合间距裁减至10μm以下，大幅裁减了光电信号转化旅途。

　　基于上述结构，COUPE已矣了秀的光学特，是插入损耗著低于传统可插拔光模块、光信号传输率进步70，同期光信号传输延迟相对传统铜线互连大幅缩减；二是功耗率著减少，单元bit传输功耗小于2pJ，较传统铜线互连抑制80以上，故意于集群部署。

　　在自身的光学能进步基础上，COUPE有望当作中枢模块和逻辑/交换机芯片、HBM三类组件共同集成在同个CoWoS封装内，将光电转化圭臬从PCB跨越下千里至封装层面，从而未必好地得志CPO的集成、低功耗、带宽条目。相较于传统可插拔案，CoWoS-COUPE的表面功耗抑制幅度不错达到80-93，表面延迟抑制95，同期已矣约20的面积缩减。

　　三、各人供需结构分析：台积电主，目下供给举座紧缺

　　从各人视角来看，封装行业的主要参与者包括从晶圆制造向后谈蔓延而来的企业和传统封测厂迭代而来的企业两类，其中前者占据时间和产能的主地位，包括台积电、三星、英特尔等，后者主要包括安靠、日蟾光等。正如前文所述，封装较传统封装新增了TSV、RDL乃至TGV、热键合等与前谈推广控制的工艺，因而呈现前谈占据主地位的趋势。

　　截止2026Q1，台积电累计占据各人80以上的CoWoS产能；改日至少在中期视角下，台积电仍将在封装的时间、产能和前谈整合才能上抓续卡位，因而其扩产节律至关挫折。目下台积电蓄意布局7座封装工场，部署CoWoS、WMCM及SoIC三大时间，其中大部分产能先投向算力封装。

　　封装域的CapEX快速进步。凭证台积电在2026年1月举办的说明会，2025~2027年台积电用于封装业务的成本开支有望以24的CAGR快速增长，其中2026年的CapEX中，干与封装与光罩出产的金额占比斟酌有望达到10~15；26Q1的法说会则跨越将全年的总CapEX进步到560亿好意思元，以加速推广制程及封装产能。同期暗示封装的产线修复周期相对较长，且扩产节律受开导交期制约，产能爬坡需要12至18个月。

　　具体拆分来看：

　　（1） CoWoS：产能严重紧缺，新建/改厂/外包多举并下，到2026年底产能加速扩张

　　截止2025年末，台积电位于南科园区的 AP8 厂及嘉义的 AP7 厂仍是开动搬入开导；胆怯新建产能外，台积电已筹备将用于教诲制程晶圆制造的6吋和8吋厂改建为封测厂房，快速改厂处罚土建等时候。征引TrendForce报谈数据，截止2026年末，台积电有望将CoWoS月产能由25年末的7.5~8万片拉至12~13万片。跨越预测，斟酌台积电到2027和2028年末将领有至少16.0/18.0万片/月的CoWoS产能。同期，跟着Amkor、日蟾光和其他OSAT厂商扩产，斟酌非台积电的CoWoS产能将平缓进步至2.5/3.5万片/月。

　　从举座的产能预订情况看，Nvidia、博通、AMD系数均分台积电产能。凭证下流预估，Nvidia在中期内抓续预订台积电过半产能，2026年全年预订量达80万至85万片，占各人CoWoS总需求约63，2027年比重保抓不变。摩根士丹利斟酌，英伟达2026年CoWoS需求量达59.5万片。紧随后来的是博通，2026年获取逾24万片产能，主要供应Meta与谷歌TPU等客户。AMD位居三，其MI355和MI400芯片斟酌将耗尽约8万片产能。联发科雅致进入ASIC赛局，预订近2万片产能用于谷歌TPU样子。此外，AWS、xAI等ASIC芯片产能也将不竭开出。CoWoS客户群已从GPU扩展至系数这个词AI计较生态。

　　（2） CoPoS：中试有序进中，6月开动考据测试

　　凭证SEMI的报谈，TSMC已在2026年2月开动向研发团队委派CoPoS开导，整条中试线（Pilot Line）2026年6月完工，斟酌2028年至2029年在台积电嘉义AP7厂进入大规模量产。凭证TechNews的报谈，截止2026H1，CoPoS中试线的关键材料与耗材仍是到位，产线与机台进入考据测试阶段，进机试产将依期开动。

　　跟着芯片尺寸越来越大，CoPoS/PLP则可能成为2028年及以后的产能扩张。从对上游产业链的带动应来看，CoPoS对面板直写光刻系统、切割开导（激光隐切）、键合开导、薄膜千里积开导以及量检测开导均能形成增量需求，斟酌将有拉动关系产业扩产。

　　（3） SoIC：产能有序扩张，对上游拉动著。

　　台积电筹备到2026年年底前建成约1.0~1.5万片/月的SoIC产能，并从2027年起跨越扩产以救援NVIDIA、博通（Broadcom）和AMD的需求。台积电的SoIC产能主要在台湾嘉义AP7、好意思国亚利桑那AP1进行扩张。

　　跨越预测改日，斟酌到2027/2028年底，台积电的SoIC产能将达到3.5/6.5万片/月，主要用于应付Google TPU v9、Nvidia Feymann架构GPU、Trainium V4等下代AI ASICs的量产需求，以及硅光/共封装光学（CPO）带来的增量需求。

　　从对上游供应链的带动应来看，SoIC的单元成本支拨远于CoWoS，凭证TrendForce征引数据，每10k片SoIC的产能的投资达到约68-70亿好意思元；主要原因为SoIC对前段和羼杂键合时间圭臬用量较大，相应付Besi、AMAT、TEL等开导原厂供应商的开导需求。

　　四、大陆供给侧分析：封装产能紧缺，价值重估进行时

　　对照各人封装工艺的发展旅途，大陆的封装工艺目下正处于CoWoS时间渗入率快速进步的阶段。伴跟着国内算力芯片遐想端的隆盛发展，晶圆制造工艺的跨越和通过封装工艺减少损耗、已矣同制程下能的弯谈车通常挫折。目下国内算力芯片的主要封装工艺仍然是CoWoS，中期维度下，CoWoS也仍然是主要时间。

　　由于大陆的晶圆代工场暂未进行RDL等中段工艺量产，而大陆的OSAT厂商比方盛合晶微、通富微电、华封集芯（未上市）等在2.5D/3D/CoWoS域均有所布局。咱们合计，未必当先冲突量产且完成产能扩张的OSAT厂商有望形成先发势，卡位占据较的行业份额。

　　但奉陪产业发展趋势演进，咱们合计类比台积电，大陆的晶圆代工场在封装域的挫折通常不成忽视，Foundry在前谈时间和开导产能的势未必有助于其在封装时间迭代中已矣追逐致使反。

　　封装需求不足预期风险：AI算力芯片、Chiplet、HBM等应用仍处于快速发展阶段，若下流末端需求、成本开支或产物迭代放缓，可能致封装订单及产能期骗率低于预期。

　　时间迭代与门道变化风险：2.5D、3D、Chiplet、CPO等时间仍在抓续演进，不同时间门道的营业化节律存在不详情，若客户时间案治愈，可能变成已有开导、产线及研发干与求教低于预期。

　　客户入及量产程度风险：封装产物普通需阅历时间考据、小批量试产、可靠认证后再进入规模量产，客户入周期可能较长，关系样子存在研发或量产程度不足预期的风险。

　　产能扩张及盈利才能风险：封装样子具有较成本开支和开导干与，若行业竞争加重、产物价钱下落或新增产能开释快于需求增长，可能致产能期骗率下落并对毛利率形成压力。

　　供应链及制造良率风险：封装波及载板、中介层、键合材料、开导及精度工艺协同，供应链融会和良率爬坡对盈利影响较大，若关键圭臬出现贫困或良率进步不足预期，可能影响委派和成本适度。 声明：此音信系转载自联结媒体，网登载此文出于传递多信息之主见，并不虞味着赞同其不雅点或确认其描画。著述内容仅供参考，不组成投资建议。投资者据此操作，风险自担。 海量资讯、解读，尽在财经APP

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